5GのPHY層をソフトウェア無線（SDR）で実装しようとすると、すぐに計算量の壁にぶつかる。LDPCの符号化・復号、レートマッチング、スクランブリング——これらはリアルタイム性を要求される処理の割に重い。汎用CPUでやると、スループットが出ないかレイテンシが詰まるか、どちらかになりがちだ。

最近arxivに出た論文（arXiv:2605.07704）が、この問題への一つの答えを示している。RFNoC（RF Network on Chip）ベースのFPGAオフローディングをOpenAirInterface（OAI）に統合した実装報告だ。

RFNoCとは何か

RFNoC はEttus Research（現NI）が開発したUSRP向けFPGAフレームワークで、カスタムIPブロックをRFフロントエンドのデータパスに直接挿入できる仕組みだ。普通のSDR構成では、FPGAはI/Qサンプルの送受信に徹してホストCPUに処理を投げる。RFNoCを使うと、そのFPGA自体に処理ブロックを乗せられる。

何をオフロードしているか

この論文が面白いのは、FPGAをラジオフロントエンドのドライバとして使いながら、同時に以下のPHY処理もFPGA上で動かしている点だ：

• LDPC符号化・復号
• レートマッチング／アンマッチング
• インタリーブ・デインタリーブ
• スクランブリング・デスクランブリング
• 対数尤度比（LLR）推定

一つのFPGAで、アンテナから符号層まで通している。

結果と気になる点

適度なFPGAリソース使用率で約900 Mbpsのスループットを達成し、実際の商用スマートフォンがこの基地局に接続することも確認している。

「適度なリソース使用率」という表現が少し引っかかる。LDPCのような不規則な疎行列演算はFPGAでの実装が難しく、面積効率をどう確保したかが気になるところだ。また、フロントエンドとアクセラレータが同じシリコンで動くとき、DMAの帯域競合やタイミング制約をどう処理しているのかも、論文を直接読んで確認したい部分だ。

オープンソース5G研究という文脈で

OAIはCPU・GPU実装が充実してきているが、FPGAへの対応はまだ整備途中だと思う。RFNoC経由でFPGAを使いこなせるなら、エッジ環境や低消費電力構成での可能性も広がるんじゃないかな。

クラウドではなく手元のハードウェアで5G基地局を動かす研究は、どうもまだ泥臭い印象があった。このくらいのスループットがFPGA一枚で出るなら、小規模なプライベート5Gネットワークの実験基盤として十分使えるかもしれない。

— ランキン

出典

一次情報（プレプリント）

• “RFNoC-Based FPGA Offloading for Fully Programmable PHY Acceleration,” arXiv:2605.07704 (2026-05-08)
  — 著者らの報告値であり、独立検証・査読はこれから。