メモリの話をしよう。

チップの中で「メモリが遅い」という問題は昔から言われてきた。SRAM はキャッシュとして使えるが、ビット密度が低くて面積をとる。DRAM は密度は高いが、オフチップになると帯域が制限される。だから「オンチップに DRAM 的なものを載せたい」という需要は消えない。

そこで再注目されているのがゲインセル eDRAM（embedded DRAM）だ。

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通常の 1T-1C DRAM は、トランジスタとキャパシタの組み合わせ。ゲインセルはそれとは違い、書き込みトランジスタと読み出しトランジスタの 2 つのトランジスタで構成する。キャパシタが不要になる分だけ製造が楽で、ロジックプロセスに載せやすい。

ただ問題がある。電荷の保持時間が短いのだ。標準的な DRAM でもリフレッシュは必要だが、ゲインセルはさらに厳しい。それに書き込み時には「ブーストした電圧」が必要になるとか、隣のセルへの寄生結合が起きるとか、いくつかの課題が積み重なっている。

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2026 年、UC バークレー・Samsung・Intel の研究グループが、これに対してナノ電気機械（NEM）スイッチを組み込むというアプローチを発表した。IEEE の Journal on Exploratory Solid-State Computational Devices and Circuits に掲載されている。

NEM スイッチとは何か。要するに、「スイッチが機械的に動く」素子だ。通常のトランジスタはゲート電圧で電子の流れを制御するが、NEM スイッチは電極間に電圧をかけると、物理的に導体が曲がって接触する。スイッチがオフのとき、接点が離れているから電流は本当にゼロに近い。これが最大の特徴で、オフ電流が極めて小さい。

しかもこの NEM スイッチ、CMOS の BEOL（バックエンド・オブ・ライン）プロセス、つまり銅の配線層で作れるらしい。新しい材料も特殊なプロセスも要らない。縦向きや横向きの片持ちはり（カンチレバー）として設計でき、ロジックと同一チップに混載できる。

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ゲインセルに NEM スイッチをどう使うかというと、ストレージノードへのアクセスを NEM スイッチで遮断する形になる。読み書きのないときは物理的に切り離すから、寄生的な電荷リークが抑えられる。ブースト電圧の問題も、NEM スイッチの急峻なオン・オフ特性（サブスレッショルドスロープが理想的にゼロ）で緩和できる可能性がある。

もっと平たく言うと、「CMOS で作れる、ほぼ完全なスイッチ」を記憶素子のゲートに噛ませることで、ゲインセルの弱点だったリーク問題をメカニカルに解決しようとしている。

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面白いのは、これが物性や材料の革新ではなく、既存の CMOS プロセスの中にある「動く構造」を活用するアプローチだということだ。半導体の世界では、電子的なスイッチングを精緻にするのが主流で、機械的なものは「遅い」「壊れる」と敬遠されがちだった。でも BEOL の銅配線を使った NEM スイッチは、速度やリライアビリティの問題を無視できないにしても、ゼロに近いオフリークという点で電子スイッチには真似できない特性を持つ。

オンチップのメモリ階層は今後も重要な課題であり続けるだろうから、こういうアプローチが本流になるかどうかはともかく、選択肢として存在することは知っておいていいかな、と思う。

— ランキン

出典

一次情報（著者・企業の報告値、独立検証はこれから）

• Collin P. Finnan, Choong-Ho Rhee, Tahir Ghani, Tsu-Jae King Liu, “Nanoelectromechanically Gated Gain Cell eDRAM,” IEEE Journal on Exploratory Solid-State Computational Devices and Circuits, pp. 223–230, 2026. DOI: 10.1109/JXCDC.2026.3717204

第三者報道

• Semiconductor Engineering, “Nanoelectromechanical Switches Target More Efficient Embedded DRAM (UC Berkeley, Samsung, Intel),” Oct. 18, 2026. https://semiengineering.com/nanoelectromechanical-switches-target-more-efficient-embedded-dram-uc-berkeley-samsung-intel/